| 基于FPGA的数字锁相环设计 | |
| 李小飞 | |
| 2005 | |
| 会议名称 | 2005年全国时间频率学术交流会 |
| 会议录名称 | 2005年全国时间频率学术交流会文集 |
| 页码 | 251-252-253-254-255-256 |
| 会议日期 | 2005 |
| 会议地点 | 中国西安 |
| 摘要 | 本文介绍了数字锁相环的基本工作原理。研究了在数字锁相的基础上实现获取与外标频率同相的编程可变的频率的方法。同时,利用Verilog语言完成了该研究的基于FPGA芯片的设计实现,并对结果进行了仿真。 |
| 部门归属 | 时间用户研究室 |
| 关键词 | 数字锁相环 Verilog Fpga 同步|abstract 本文介绍了数字锁相环的基本工作原理。研究了在数字锁相的基础上实现获取与外标频率同相的编程可变的频率的方法。同时 利用verilog语言完成了该研究的基于fpga芯片的设计实现 并对结果进行了仿真。 |
| 主办者 | 中国天文学会 |
| 收录类别 | CNKI |
| 语种 | 中文 |
| 文献类型 | 会议论文 |
| 条目标识符 | http://210.72.145.45/handle/361003/5092 |
| 专题 | 时间用户系统研究室 |
| 推荐引用方式 GB/T 7714 | 李小飞. 基于FPGA的数字锁相环设计[C],2005:251-252-253-254-255-256. |
| 条目包含的文件 | ||||||
| 文件名称/大小 | 文献类型 | 版本类型 | 开放类型 | 使用许可 | ||
| 基于FPGA的数字锁相环设计.pdf（295KB） | 限制开放 | -- | 浏览 请求全文 | |||
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