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一种原子钟频率净化的环路最优带宽求解方法 期刊论文
时间频率学报, 2022, 卷号: 45, 期号: 4, 页码: 286
作者:  鄢然;  刘军良;  郑晓龙;  武建锋;  胡永辉
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atomic clock  clean-up  phase locked loop(PLL)  optimal bandwidth  原子钟  频率净化  锁相环  最优带宽  
用于精密时间测量的频率合成器的设计与实现 期刊论文
时间频率学报, 2016, 卷号: 39, 期号: 2, 页码: 73-77
作者:  樊战友;  屈八一;  刘长虹
Adobe PDF(310Kb)  |  收藏  |  浏览/下载:78/0  |  提交时间:2017/11/28
精密时间测量  频率合成  锁相环  
100MHz高精度频率合成器的设计与实现􅂬􅂬􅂬􃊒􃊒􃊒􃊒􁑺􁑺􁑺􁑺􄹥􄹥􄹥􄹥􂥛􂥛􂥛􂥛􀧜􀧜􀧜􀧜􁟤􁟤􁟤􁟤􀰼􀰼􀰼􀰼􂱘􂱘􂱘􂱘􄆒􄆒􄆒􄆒􄅵􄅵􄅵􄅵􀏢􀏢􀏢􀏢􁅲􁅲􁅲􁅲􂦄􂦄 学位论文
: 中国科学院大学, 2013
作者:  谢亮
Adobe PDF(3475Kb)  |  收藏  |  浏览/下载:197/0  |  提交时间:2013/11/13
锁相环  电荷泵  频率合成器  放大电路  
基于FPGA的数字锁相环设计 会议论文
2005年全国时间频率学术交流会文集, 中国西安, 2005
作者:  李小飞
Adobe PDF(295Kb)  |  收藏  |  浏览/下载:69/0  |  提交时间:2012/10/19
数字锁相环  Verilog  Fpga  同步|abstract  本文介绍了数字锁相环的基本工作原理。研究了在数字锁相的基础上实现获取与外标频率同相的编程可变的频率的方法。同时  利用verilog语言完成了该研究的基于fpga芯片的设计实现  并对结果进行了仿真。